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Simple DMA Transfer
The core delays asserting FRAMEN during this period to allow the backend interface to become ready. During this
period, the core puts the correct values on the AD and CBEN busses and sets the bus parity.
cycle
A0
A1
A2
A3
A4
0
1
2
3
4
5
6
7
8
clk
framen
cben[3:0]
7
0
ad[31:0]
ADDR
0
1
2
3
par
devseln
irdyn
trdyn
reqn
gntn
mast_active
dp_start
dp_done
bar_select[2:0]
rd_cyc
rd_stb_out
rd_stb_in
0
mem_add[11:0]
000
004 008 00C 010 014
mem_data_in[31:0]
0
1
2
3
4
5
rd_sync
Figure 6-34 · DMA Burst Read Cycle (RD_SYNC = 0)
v4.0
83
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